為推動先進製程 IC 設計與驗證技術，114 年度先進製程 IC 設計及驗證環境建置計畫將於 2026 年 6 月 18 日舉辦「16nm FinFET Mixed-signal實務工作坊」。本次活動由本中心陳信樹主任擔任主持人，並由林世奇同學進行實務分享。
工作坊將深入剖析 FinFET 與傳統 Planar 製程的差異，探討電路佈局（Layout）實務，並針對 16nm 製程介紹 FinFET 的 RC Extraction 方法與流程。參與者將能學會建立可靠的後段模擬流程，為晶片下線做足準備。誠摯歡迎預計使用 16nm 或更先進製程進行下線的學生，以及對類比電路佈局與後端驗證有實務需求者報名參加！
（建議具備基礎IC 設計與 CMOS Layout 觀念，曾操作過 Cadence Virtuoso 或 Calibre 等 EDA 工具者為佳。）

【活動資訊】
日期： 2026 年 6 月 18 日 (四)
時間： 11:00 – 12:00
地點： 臺灣大學 電機二館 106室
主持人： 陳信樹 教授
講者： 林世奇 碩士生
報名連結：https://forms.gle/hBwcRzVeDYqLQMMn6
【議程】
11:00 - 12:00 | 16nm 先進製程下線經驗分享

【聯絡資訊】
活動聯絡人: 呂小姐 (yiwenlu@ntu.edu.tw / 02-33661858)
主辦單位： 教育部先進製程IC設計及驗證環境建置計畫、國科會高效能晶片關鍵技術與創新應用計畫、智能與永續生醫電子研究基金
協辦單位： 臺灣大學電子工程學研究所、臺大輻射應用與抗輻射技術研究中心(RTRC)